题目内容

在VHDL中,用以下哪个语句表示clock的下降沿( )

A. clock’EVENT
B. clock’EVENT AND clock=’1’
C. clock=’0’
D. clock’EVENT AND clock=’0’

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一个项目的输入输出端口是定义在( )

A. 实体中
B. 结构体中
C. 任何位置
D. 进程体

QuartusII中编译VHDL源程序时要求( )

A. 文件名和实体可不同名
B. 文件名和实体名无关
C. 文件名和实体名要相同
D. 不确定

VHDL常用的库是（）

A. IEEE
B. STD
C. WORK
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IP核可以分为三种,即软IP、、。