Verilog HDL四种基本的值中Z表示( )。
A. 高阻状态
B. 逻辑1
C. 未知状态
D. 逻辑0
EDA发展经历了三个阶段,其中不包括( )。
A. CAD
B. CAE
C. EDB
D. EDA
reg[0:7] a表示( )。
A. a是1个8位的向量
B. a是8个元素组成的数组
C. a是1个8位的标量
D. a是7个元素组成的数组
若A=5'b11001,则A>>2后,A=( )。
A. 5'b00101
B. 5'b00100
C. 5'b00111
D. 5'b00110