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Verilog语言时钟信号上升沿触发为：_；下降沿触发为:_。

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高级语言C程序经过软件程序编译器形成CPU指令/数据代码流；Verilog HDL程序经过综合器形成__________文件。

条件语句if-else和case语句都是并发执行语句。

A. 对
B. 错

在一个module中，使用initial和always语句的次数是受限制的。

A. 对
B. 错

Verilog HDL的系统任务和系统函数主要用于数字电路的设计和仿真。

A. 对
B. 错