若a=4b’1011,b=4’b0011,那么 a|b= ________。()
A. 1b’1
B. 1b’0
C. 4b’1011
D. 4b’0011
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在Verilog中,下列哪个循环语句不可综合?()
A. forever
B. while
C. repeat
D. for
下列Verilog语句正确的是()
A. wire[7..0] DATA;
B. assign y<=a&b;
C. input reg d_in;
D. reg [7:0] q;
由begin_end引导的块语句,相当于一个括号,通常用它来组合。()
A. 并列语句
B. 并列语句和顺序语句
C. 顺序语句
D. 以上都不对
下列关于同步有限状态机的描述错误的是?()
A. 状态变化只能发生在同一个时钟跳变沿。
B. 状态是否变化要根据输入信号,只要输入条件满足,就会立刻转入到下一个状态。
C. 在时钟上升沿,根据输入信号的变化,确定电路状态。
D. 利用同步状态机可以设计出极其复杂灵活的数字逻辑电路系统。