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module andd(A,B,Q);‍output Q ;‍input A,B;‍reg Q;‍always @(A,B )‍if (A==0)‍if (B==0) Q=0;‍else Q=1;‍endmodule‍其中，else Q=1;与哪句语句对应？

A. endmodule
B. if(A==0)
C. if (B==0) Q=0;
D. always @(A,B )

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module andd(A,B,Q);‍‍output Q; input A,B;‍‍reg Q;‍‍always @(A,B )‍‍ if (A==0)‍‍begin if(B==0) Q=0;‍‍end‍‍else Q=1;‍‍endmodule‍‍其中，else Q=1;与哪句语句对应?

A. if(A==0)
B. if(B==0) Q=0;
C. ‍endmodule
D. ‍always @(A,B )

对于阻塞式赋值，执行过程分为（1）计算出“驱动表达式”的值；（2）向目标变量进行赋值操作；（3）完成赋值，这三个步骤不是一步完成的。

A. 对
B. 错

Verilog默认，else与最近的没有else的if相关联。

A. 对
B. 错

module triBUS4(‍IN3,IN2,IN1,IN0,ENA,DOUT);‍input[3:0] IN3,IN2,IN1,IN0 ;‍input[1:0] ENA;‍output[3:0] DOUT; reg[3:0]DOUT;‍always @(ENA, IN0)‍if (ENA==2'b00) DOUT=IN0;‍else DOUT=4'hz;‍always @(ENA, IN1)‍if (ENA==2'b01) DOUT=IN1;‍else DOUT=4'hz;‍always @(ENA, IN2)‍if (ENA==2'b10) DOUT=IN2;‍else DOUT=4'hz;‍always @(ENA, IN3)‍if (ENA==2'b11) DOUT=IN3;‍else DOUT=4'hz;‍endmodule‍该模块实现的是双向端口电路。

A. 对
B. 错