3-8译码器，正常译码时，对任意一组输入代码，其有效输出的个数为。

在CCIT CPLD/FPGA实验仪上用SW0~SW3这4个拔码键控制在1位共阴数码管上显示“0~9、A、b、C、d、E、F”十六进制数字，SW4作为使能端，当SW4为1时，电路才能正常译码控制。此时，如果想要数码管显示数字C，SW[4:0]输入应该为二进制数，seg[7:0]输出应该为二进制数。

设计键盘的时候，在通常小于4个按键的应用场合，可以使用____________式接口。

显示汉字时，在程序中一般采用_______扫描的方法扫描整个点阵。

组成乐曲的两个基本数据是________和__________。

在CCIT CPLD/FPGA实验仪上为用户准备了一个________蜂鸣器。

在24MHZ 时钟下，高音1的分频系数约等于_________(10进制表示）。

casez语句中的表达式情况有三种：0、1、x。不用关心z，z可以和任何数值相等，即z =0.z= 1,z=x。

A. 对
B. 错

Verilog HDL中的case语句分为case、casez、casex三种，其中case语句最为常用。

A. 对
B. 错

先行进位加法器可以通过逻辑电路实现得出每一位全加器的进位输入信号，无需再从最低位开始向高位逐位传递进位信号。优势在于提高了运行速度，但是当加法器的位数增加时，电路的复杂程度也随之急剧上升。

A. 对
B. 错