若A=5'b11001；B=5'b10101；则有~A=_________， A&B=_________。
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Verilog语言时钟信号上升沿触发为：_______________；下降沿触发为:_______________。
高级语言C程序经过软件程序编译器形成CPU指令/数据代码流；Verilog HDL程序经过综合器形成__________文件。
条件语句if-else和case语句都是并发执行语句。
A. 对
B. 错
在一个module中，使用initial和always语句的次数是受限制的。
A. 对
B. 错
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