题目内容

Verilog对于时序模块的描述特点，凡是边沿触发性质的时序元件必须使用时钟边沿敏感表述，以下关于表述正确的是。()

A. negedge CLK
B. NEGEDGE CLK
C. negedge CLK or RESET
D. 以上都不对

查看答案

搜索结果不匹配？点我反馈

更多问题

若a=4b’1011，b=4’b0011，那么 a|b= ________。（）

A. 1b’1
B. 1b’0
C. 4b’1011
D. 4b’0011

在Verilog中，下列哪个循环语句不可综合？（）

A. forever
B. while
C. repeat
D. for

下列Verilog语句正确的是（）

A. wire[7..0] DATA；
B. assign y<=a&b；
C. input reg d_in；
D. reg [7：0] q；

由begin_end引导的块语句，相当于一个括号，通常用它来组合。()

A. 并列语句
B. 并列语句和顺序语句
C. 顺序语句
D. 以上都不对