题目内容

进程一般是由敏感信号的变化来启动的。

A. 对
B. 错

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Verilog HDL语言即可用来做可综合的功能模块设计，又可以编写仿真文件实现对模块的测试。

A. 对
B. 错

initial与always都是过程语句，两者都可以对数字电路进行可综合设计。

A. 对
B. 错

用VerilogHDL进行可综合设计可以使用初始化语句。

A. 对
B. 错

可以在两个或两个以上的“always”过程块中对同一个变量进行赋值，并且在综合时不会报错。

A. 对
B. 错