计数器型序列信号发生器设计过程中，计数器设计时计数器状态（）。
A. 可以自定
B. 必须从全0开始
C. 必须以全1结束
D. 必须避开全0和全1
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设计产生一个长L的序列码的计数器型序列信号发生器过程中，第一步计数器设计时，计数器的模（）。
A. L+1
B. 2L
C. L2
D. L
计数器的模等于它所输出的最大二进制数的值。
A. 对
B. 错
如果计数器中所有触发器同时输入一个公用的时钟，该计数器是同步计数器。
A. 对
B. 错
当模相同时，异步计数器的时钟频率一般比同步计数器的时钟频率高。
A. 对
B. 错
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