嵌套使用IF语句,其综合结果实现( 0
A. 带优先级且条件相与的逻辑电路
B. 条件相或的逻辑电路
C. 三态控制电路
D. 双向控制电路
在一个VHDL设计中,idata是一个信号,数据类型为STD_LOGIC_VECTOR,下)赋值语句是错误的。
A. idata <="00001111"
B. idata <= b"0000_1111";
C. idata<=X"AB"
D. idata<=16"01";
在VHDL中,下列对进程(PROCESS)语句的语句结构及语法规则的描述中,不正确的是( )
A. PROCESS 为一无限循环语句;敏感信号发生更新时启动进程,执行完成后,等待下一次进程启动
B. 敏感信号参数表中,不一定要列出进程中使用的所有输入信号
C. 进程由说明部分、结构体部分和敏感信号三部分组成
D. 当前进程中声明的变量不可用于其他进程
下列关于VHDL中信号的说法不正确的是( )。
A. 信号赋值可以有延迟时间
B. 信号除当前值外还有许多相关值,如历史信息等,变量只有当前值
C. 信号可以是多个进程的全局信号
D. 信号值输入时采用代入符“:=”,而不是赋值符“<=”,同时信号可以附加延时