题目内容

下列代码描述中，不能产生时序逻辑的（）

A. always ()begainif (a&b) rega=c;elserega=0;end
B. always ()begainif (a&b) rega=c;y=rega;end
C. always @(a)begainCase(a)2’b00: out=4’b0001;2’b01: out=4’b0010; 2’b10: out=4’b0100;endcaseend

查看答案

搜索结果不匹配？点我反馈

更多问题

在verilog语言中整型数据与（）位寄存器数据在实际意义上是

A. 8
B. 16
C. 32
D. 64

下列代码可综合的是（）

A. for....join
B. assign/deassign
C. if-else和case
D. repeat和forever

ｒｅｇ型变量的初始值一般是什么（）

A. １
B. ０
C. X
D. Z

复杂PLD有哪两种？和。