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（Finite-State Machine，FSM），又成为有限状态自动机，简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。

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是由寄存器组和组合逻辑构成的硬件时序电路

Verilog中的标识符可以是任意一组字母、数字以及符号“”和“_”（下划线）的组合，但标识符的第一个字符必须是字母或者下划线。

Verilog语言内部已经使用的词称为或保留字，这些保留字用户不能作为变量或节点名字使用。关键字都是小写的。

always过程语句既可以用来描述组合电路，也可以描述时序电路。（）

A. 对
B. 错