一个逻辑器件的VHDL程序如下所示,试指出这是什么逻辑器件,并写出其真值表。
LIBRARY IEEE:
USE IEEE.STD_LOGIC 1164.AlLL;
ENTITY acodr IS
PORT(d:IN STD_LOGIC_VECTOR(7 DOWNTO0);
Z:OUT STD_LOGIC VECTOR(2 DOWNTO 0));
END acodr:
ARCHITECTURE be acodr OF acodr IS
BEGIN
PROCESS(d)
BEGIN
IF(d(7)='0')THEN z<="000"; 一只要d(7)=0
ELSIF(d(6)='0')THEN z<="001"; 一须d(6)d(7)=01
ELSIF(d(5)='0')THEN z<="010":
ELSIF(d(4)='0')THEN z<="011";
ELSIF(d(3)='0')THEN z<="100":
ELSIF(d(2)='0')THEN z<="101":
ELSIF(d(1)='0')THEN z<="110":
ELSE z<="111";
END IF:
END PROCESS:
END be_acodr: