关于如下描述,正确的说法是。()always @(a or b or c or d)begint=(a&b&c)|(d&e);end
A. 这种描述是错误的。
B. 该电路不可综合。
C. 该电路可以综合,但生成的不是纯组合逻辑。
D. 以上说法都不对。
在Verilog的端口模式中,下列是定义端口上数据的流动方向和方式的是。
A. buffer
B. out
C. inout
D. in
Verilog HDL定义了一系列保留字,叫做关键字,指出下列哪一个不属于关键字。()
A. output
B. wire
C. end
D. end module
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