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OTHERS 为省略赋值操作符,若有 SIGNAL a: STD_LOGIC_VECTOR ( 2 DOWNTO 0 );a<=( OTHERS=>'1' );那么a的值是

A. “0000”
B. “1111”
C. “000”
D. “111”

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下面的VHDL设计文件描述的是多少进制的计数器。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcntISPORT(clk:INBIT;q:BUFFERSTD_LOGIC_VECTOR (2 DOWNTO 0) ) ;END;ARCHITECTRUEbhvOFcntISBEGINPROCESS(clk) BEGINIFclk'EVENTANDclk='1' THENq<=q+1;ENDIF;ENDPROCESS;ENDbhv;

A. 七进制
B. 八进制
C. 十进制
D. 十六进制

信号具有全局特性,其定义语句应放在

A. 结构体内
B. 结构体外
C. 进程内
D. 进程外

变量具有局部特性,其定义语句应放在

A. 结构体内
B. 结构体外
C. 进程内
D. 进程外

UNSIGNED程序包中的运算符重载函数,重载的运算符可以对什么数据类型进行操作。

A. 原数据类型
B. 新数据类型
C. 不同数据类型
D. 相同数据类型

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