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Verilog中1位逻辑变量的取值有0,1,和。

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FPGA的中文名称是：。

下面程序是用任务描述一个算术逻辑单元，当code等于2’b11的时候，需要调用任务进行加法运算。请将程序补充完整。module alutask(code,a,b,c);input [1:0] code;input [3:0] a,b;output reg [4:0] c;task my_add;input [3:0] a,b;output [4:0] out;out=a+b;(1)always @(code or a or b)begin(2)2’b00:c=a&b;2’b01:c=a|b;2’b10:c=a-b;2’b11:(3)endcaseendendmodule

已知a=4‘b1001，b=4‘b0110，若a|b的值为。

下面语句描述5人投票表决器，请将程序补充完整。module voter5(pass,vote);output pass;input[5:0] vote;(1)integer i;reg pass;(2)beginsum=0;for(i=0;i<=4;i=i+1)if(vote[i])(3)if(sum[1]) pass=1;elsepass=0;endendmodule