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含清0控制的锁存器‏‌module LATCH3(CLK,D,Q,RST);‏‌output Q;‏‌input CLK,D,RST;‏‌____ Q;‏‌always@(D or CLK or RST)‏‌if (!RST) Q<=0;‏‌else if (CLK) Q<=D;‏‌endmodule‏‌空格处应该填入。

A. CLK
B. input
C. RST
D. reg

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module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);‎reg [3:0] Q1; reg FULL;‎wire LD;‎always@(posedge CLK or negedge RST)‎ if (!RST) begin Q1<=0; FULL<=0; end‎ else if (LD) begin Q1<=D; FULL<=1; end‎ else begin Q1<=Q1+1; FULL<=0; end‎assign LD=(Q1==4'b1111); assign PM=FULL; assign DOUT=Q1;‎endmodule‎该模块实现的功能是。

A. 异步清零加载计数器
B. 异步加载计数器
C. 同步加载计数器
D. 同步清零加载计数器

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下列哪些是正确的？

A. 如果将某信号定义为边沿敏感时钟信号，则必须在敏感信号列表中给出对应的表述
B. 敏感信号列表中可以出现混合信号
C. 若将某信号定义为对应于时钟的同步控制信号，则绝不可以以任何形式出现在敏感信号表中
D. 若将某信号定义为对应于时钟的电平敏感的异步控制信号，在always过程结构中必须明示信号的逻辑行为

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module SHIF4(DIN,CLK,RST,DOUT);‌‌input CLK,DIN,RST; output DOUT;‌‌reg [3:0] SHFT;‌‌always@(posedge CLK or posedge RST)‌‌if (RST) SHFT<=4'B0;‌‌else begin SHFT<=(SHFT>>1);SHFT[3]<=DIN;end‌‌assign DOUT=SHFT[0];‌‌endmodule‌‌该程序实现的功能是。

A. 左移移位寄存器
B. 异步清零
C. 同步清零
D. 右移移位寄存器

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同步复位是指复位信号独立于时钟信号。

A. 对
B. 错

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含清0控制的锁存器‏‌module LATCH3(CLK,D,Q,RST);‏‌output Q;‏‌input CLK,D,RST;‏‌____ Q;‏‌always@(D or CLK or RST)‏‌if (!RST) Q<=0;‏‌else if (CLK) Q<=D;‏‌endmodule‏‌空格处应该填入。

A. CLK B. input C. RST D. reg

下列哪些是正确的？

module SHIF4(DIN,CLK,RST,DOUT);‌‌input CLK,DIN,RST; output DOUT;‌‌reg [3:0] SHFT;‌‌always@(posedge CLK or posedge RST)‌‌if (RST) SHFT<=4'B0;‌‌else begin SHFT<=(SHFT>>1);SHFT[3]<=DIN;end‌‌assign DOUT=SHFT[0];‌‌endmodule‌‌该程序实现的功能是 。

同步复位是指复位信号独立于时钟信号。

A. CLK
B. input
C. RST
D. reg

module SHIF4(DIN,CLK,RST,DOUT);‌‌input CLK,DIN,RST; output DOUT;‌‌reg [3:0] SHFT;‌‌always@(posedge CLK or posedge RST)‌‌if (RST) SHFT<=4'B0;‌‌else begin SHFT<=(SHFT>>1);SHFT[3]<=DIN;end‌‌assign DOUT=SHFT[0];‌‌endmodule‌‌该程序实现的功能是。