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除了endmodule等少数语句外，每个语句的最后必须有分号。
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可用 /*……*/ 和 //……对Verilog程序作注释。
assign语句只能用于组合逻辑的赋值，称为持续赋值方式。
以下是三人表决器的verilogHDL程序，请判断是否正确。module vote (a,b,c,f);input a,b,c;output f;assign f=(a && b)|| (a && c) || (b && c);endmodule
以下是Verilog设计四位加法器。请判读是否正确。module adder4 (a,b,y);input[3:0] a,b;output[4:0] y;assign y=a+b;endmodule
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