if语句是Verilog设计中最重要和最常用的顺序条件语句之一,下面对于if语句用法的说法不对的是。()
A. if语句是顺序条件语句
B. 不完整的if语句,综合后可构建时序逻辑电路
C. if语句是并行条件语句
D. if语句可以多重嵌套使用
reg [7:0]led_out;d_out[7:0]<={led_out[6:0],led_out[7]};程序代码实现的功能是。 ( )
A. 循环右移
B. 循环左移
C. 双向移动
D. 以上都不对
按以下方式输出:$ seq 11 | sed '________________'1-2-34-5-67-8-910-11