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宽度为1位的变量称为

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线宽大于1位的变量（包括net型和variable型）称为

Verilog语言提供了丰富的运算符，如果按运算所带操作数的个数来区分，可分为三类：分别是、、。

在一个模块（module）中，使用initial和always语句的次数是限制的。initial语句常用于仿真中的，initial过程块中的语句仅执行一次；always块内的语句则是不断重复执行的。

“always”过程语句通常是带有触发条件的，触发条件写在表达式中，只有当触发条件满足时，其后的“begin-end”块语句才能被执行。