题目内容

在Verilog HDL中，always过程语句本身是( )语句。

A. 顺序
B. 顺序和并行
C. 并行
D. 任何

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在Verilog HDL中，连续赋值语句属于( )语句。

A. 并行和顺序
B. 顺序
C. 并行
D. 不存在的

线网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（）。

A. 4’b1101
B. 4’b0011
C. 4’bxx11
D. 4’bzz11

在verilog的过程语句格式中，敏感信号表列出的是设计电路的（）信号。

A. 输入
B. 输入和输出
C. 输出
D. 时钟

如果a=1,b=1，则逻辑表达式（a^b）|（~b&a）的值是( )。

A. 0
B. 1
C. 2
D. 不确定