题目内容

在Verilog中，已知a=4’b1011;那么|a的值为（）

A. 4’b1011
B. 4’b1111
C. 1’b1
D. 1’b0

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always @（posedge clk）beginreg1 <= in1;reg2 <= reg1;end已知当前in1=1’b1,reg1=1’b0,reg2=1’b1,经过1个时钟上升沿后，reg1和reg2的值分别为（）

A. reg1=1’b0, reg2=1’b0
B. reg1=1’b0, reg2=1’b1
C. reg1=1’b1, reg2=1’b0
D. reg1=1’b1, reg2=1’b1

Qartus II中编译产生的适用JTAG配置的默认配置文件的格式是（）

A. .v
B. .sof
C. .hex
D. .pof

下列不是硬件描述语言的是（）

AHDL
BHDL
C. VHDL
D. Verilog HDL

下列哪项不是用于开发集成电路或可编程逻辑器件的EDA软件（）

A. Quartus II
B. modelsim
C. VCS
D. Protel