2、在verilog HDL中,下列语句哪个不是条件语句?( )
A. for
B. if-else
C. case
D. casez
3、下列Verilog HDL程序所描述电路功能是( )。module Circuit_A#(parameter N=8)(input [N-1:0] in0,in1,output reg gt,eq,lt);always@*begingt=0;eq=0;lt=0;if (in0>in1)gt=1;if (in0==in1)eq=1;if (in0lt=1;endendmodule
A. 8位数值比较器
B. 3/8线译码器
C. 8选1数据选择器
D. 8位加法器