题目内容

下列关于Verilog HDL语言中模块的例化说法错误的是（）。

A. 在引用模块时，有些信号要被输入到引用模块中，有些信号要从引用模块中输出
B. 在引用模块时，必须严格按照模块定义的端口顺序来连接
C. 在引用模块时，可以用“.”符号，表明原模块是定义时规定的端口名，用端口名和被引用模块的端口相对应，提高程序的可读性和可移植性。
D. 在语句“Mydesign design(.port1(port1),.port2(port2));”中，被引用的模块为Mydesign模块

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具有“清0”、“置1”、“保持”和“翻转”功能的触发器叫（）。

A. RS触发器
B. D触发器
C. T触发器
D. JK触发器

一个T触发器，在T=1时，加上时钟脉冲，则触发器（）。

A. 保持状态
B. 清0
C. 置1
D. 翻转

为实现将JK触发器转换为D触发器，应使（）。

A. J=D，K=~D
B. J=~D，K=D
C. J=D，K=D
D. J=~D，K=~D

用JK触发器实现T触发器的逻辑功能，应使（）。

A. J=T，K=T
B. J=~T，K=T
C. J=T，K=~T
D. J=~T，K=~T