Verilog文本编辑中编译时出现如下的报错信息Error: syntax error: signal declaration must have ‘；’，but found begin instead. 其错误原因是（ ）。
A. 信号声明缺少分号。
B. 错将设计文件存入了根目录，并将其设定成工程。
C. 设计文件的文件名与实体名不一致。
D. 程序中缺少关键词。
查看答案
QuartusII是哪个公司的软件()。
ALTERA
B. ATMEL
C. LATTICE
D. XILINX
下面对利用原理图输入设计方法进行数字电路系统设计的描述中，那一种说法是不正确的()。
A. 原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；
B. 原理图输入设计方法一般是一种自底向上的设计方法；
C. 原理图输入设计方法无法对电路进行功能描述；
D. 原理图输入设计方法也可进行层次化设计。
在EDA工具中，能将HDL转换为硬件电路的重要工具软件称为()。
A. 仿真器
B. 综合器
C. 适配器
D. 下载器
下面哪一个可以用作verilog中的合法的实体名()。
A. OR
B. VARIABLE
C. SIGNAL
D. OUT1
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