在VerilogHDL语言中，符号&&表示逻辑与。
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在VerilogHDL语言中，符号|表示逻辑非。
A. 对
B. 错
在Verilog HDL语言中，赋值符号为 == 。
A. 对
B. 错
以下正确的说法是_____。
A. 用户若需要调用标准库函数,调用前必须重新定义
B. 用户可以重新定义标准库函数,如若此,该函数将失去原有定义
C. 系统不允许用户重新定义标准库函数
D. 用户若需要使用标准库函数,调用前不必使用预处理命令将该函数所在的头文件包含编译,系统会自动调用
C程序中，使用#include预处理命令只能包含“.h”后缀的头文件。
A. 对
B. 错
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