下列VERILOG 语句无误的是：

A. module x(input a,b,output c,d);assign c=a&b;assign d=a|b;endmodule
B. module x(input a,input b,output c,output d);assign c=a&b;assign d=a|b;endmodule
C. module x(a,b,c,d);input a,b;output c,d;assign c=d;assign a=b;endmodule
D. module x(a,b,c,d);input a,b;output c,d;assign c=a&b; assign d=a|b;endmodule