当FPGA外部电容为300pF加3.6V电压时,输入上升沿过渡时间变化一般可以估计为( )。
A. –ln(0.1)*50*300*10-12
B. –ln(0.1)*50*300*10-9
C. –ln(0.1)*300*10-12
D. –ln(0.9)*50*300*10-12
E. –ln(0.9)*300*10-12
F. –ln(0.9)*50*300*10-9
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Verilog中高电平同步复位上升沿触发器常用描述方式为( )。
A. @(posedge clk, posedge rst)
B. @(posedge clk)
C. @(negedge clk, rst)
D. @(posedge clk, negedge rst)
Verilog中可以并行执行的语句包括( )。
A. 阻塞赋值=
B. 非阻塞赋值<=
C. begin…end内部
赋值语句a=8'b10z01110>8'b10000101,则a=( )。
A. 8'b00000000
B. 8'b00000001
C. 1'b1
D. 1'b0
E. 8'bzzzzzzzz
F. 1'bz
最早的PLD器件是( )。
A. FPGA
B. CPLD
C. SPLD
D. PAL
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