模块：是Verilog HDL设计中的一个基本组成单元。一个模块通常就是一个。一个模块的代码主要由下面几个部分构成：模块名定义、端口描述和内部功能逻辑描述。模块名必须是唯一的。
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阻塞赋值：用“”作为赋值符。阻塞语句按顺序执行，在下一条语句执行之前，上一条赋值语句必须执行完毕。组合电路中用的是阻塞赋值。
非阻塞赋值：用“”作为赋值符。非阻塞赋值语句不会阻塞同一个块语句中的其他语句的执行。时序电路中用的是非阻塞赋值。
任务：任务可以在或者initial模块中的任何过程语句中调用。任务中可以包含带时序控制的语句。可计算多个结果值，输入和输出可为各种类型（包括inout型），任务可调用其他任务和函数，不向表达式返回值。
EDA缩写的含义为(Electronic Design Automation)
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