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Verilog主要有net型、variable型两种，其中net型中常用的有wire、tri;variable型包括reg、integer等。
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设A= 8'B1101_XX01，B=8'B1101_XX01则A==B 运算结果为X；A===B 运算结果为1
逻辑相等（==），与逻辑全等（===）的区别是：当进行相等运算时，两个操作数必须逐位相等，期比较结果才为1（真），如果这些位是不定态（X）或高祖态（Z），其相等比较的结果就会是不定值；而进行全等运算时，对不定或高阻状态也进行比较，当两个操作数完全一致时，其结果才为1，否则为0.
if语句是有优先级的，第一个if优先级最高，最后一个else优先级最低。
在case语句中，敏感表达式中与各项值之间的比较是一种全等比较，每一位都相同才认为匹配。
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