题目内容

模块声明包括哪些()?

A. 模块名字
B. 模块输入
C. 模块输出
D. endmodule

查看答案

搜索结果不匹配？点我反馈

更多问题

Verilog HDL程序是由模块组成的。

A. 对
B. 错

Verilog程序书写格式自由,一行可以写几个语句,一个语句也可以分多行写。

A. 对
B. 错

模块名最好根据相应电路的功能来确定。

A. 对
B. 错

Verilog规定标识符不区分大小写的。

A. 对
B. 错