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用3线-8线译码器74LS138和门电路设计1位二进制全减器电路。输入为被减数、减数和来自低位的借位；输出为两数之差及向高位的借位信号。

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触发器具有种稳定状态。在输入信号消失后，能保持输出状态不变，也就是说它具有功能。在适当触发信号作用下，从一个稳态变为另一个稳态，因此，触发器可作为进制信息的存贮单元。

主从型触发器可以避免现象的产生。

触发器电路中，SD端、RD端可以根据需要预先将触发器或，而不受的同步控制。

为提高触发器工作的可靠性，增强抗干扰能力，常用触发器。其输出状态仅取决于CP 或时触发器的状态。