下列语句正确否?wire a,b,c,d;assign d=a&b;assign d=a|c;
A. 对
B. 错
module test(input a,b,c,output wand d);assign d=a&b;assign d=a|c;endmodule没有语法错误。
A. 对
B. 错
reg [1:5] Dig;always @(posedge clk)Dig = 5'b11011;上述赋值是正确的。
A. 对
B. 错
reg Dig[1:5] ;always @(posedge clk)Dig = 5'b11011;上述赋值是错误的。
A. 对
B. 错