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VHDL文本编辑中编译时出现如下的报错信息Error:VHDLsyntaxerror:signaldeclarationmusthave‘;’,butfoundbegininstead.其错误原因是()。

A. 信号声明缺少分号。
B. 错将设计文件存入了根目录,并将其设定成工程。
C. 设计文件的文件名与实体名不一致。
D. 程序中缺少关键词。

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VHDL文本编辑中编译时出现如下的报错信息Error:VHDL syntax error:choice value length must match selector expression value length其错误原因是()。

A. 表达式宽度不匹配。
B. 错将设计文件存入了根目录,并将其设定成工程。
C. 设计文件的文件名与实体名不一致。
D. 程序中缺少关键词。

Vivado是哪个公司的软件。

ALTERA
B. ATMEL
C. LATTICE
D. XILINX

在一个VHDL设计中idata是一个信号,数据类型为integer,数据范围0to127,下面哪个赋值语句是正确的。。

A. idata:=32;
B. idata<=16
C. A0
D. ;
E. idata<=16
F. 7
G. E1;
H. idata:=B
I. 1010
J. ;

在VHDL的CASE语句中,条件句中的“=>”不是操作符号,它只相当()作用。

A. IF
B. THEN
C. AND
D. OR