题目内容

Verilog的端口模式有几种?分别有何特点?

A. 端口模式有两种:input、output。
B. 端口模式有三种:input、output和inout。
C. input:输入端口,定义的通道单向只读,信息只能由此端口输入。
D. output:输出端口,定义的通道单向输出(写),信息只能由此端口输出。
E. inout:双向端口,定义的通道输入输出双向端口,信息既能从此端口输入。也能从此端口输出,即可读也可写。

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边沿触发型时序电路的Verilog程序中,异步控制信号和同步控制信号如何形成?

A. 异步控制信号形成时,不需要在敏感信号表中给出对应描述,如posedge B或negedge B;但在always过程中必须明示控制信号的逻辑行为。
B. 异步控制信号形成时,除了在敏感信号表中给出对应描述,如posedge B或negedge B;在always过程中必须明示控制信号的逻辑行为。
C. 同步控制信号如何形成时,可以出现在敏感信号表中，并直接在always过程中必须明示控制信号的逻辑行为。
D. 同步控制信号如何形成时,不允许以任何形式出现在敏感信号表中，需要直接在always过程中必须明示控制信号的逻辑行为。

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请简单说明数字（电路）系统设计的特点。

A. 分为控制器和数据流2个部分
B. 通常采用RTL设计方法描述
C. 通常采用行为级设计方法描述
D. 分为控制器、数据流和接口3个部分

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请说明RTL设计的含义、特点及3个对象。

A. 含义：寄存器传输级设计(描述)
B. 含义：寄存器测试级设计(描述)
C. 通常要描述各级寄存器(时序电路)的信号传输方式。
D. 通常要描述各级寄存器(时序电路)以及寄存器之间的信号传输方式(组合电路)。
E. RTL代码需要“画”出输入输出端口,各级寄存器时序的连接。
F. RTL代码需要“画”出输入输出端口,各级寄存器时序,寄存器之间的组合逻辑和三者之间的连接。

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请简述RTL设计流程。

A. 用高层次的语法来描述一个设计
B. 根据系统的带宽、时序指标等性能要求将整个设计分解成数个小模块
C. 用总线将小模块互联起来
D. 描述和实现这些小模块的设计方法

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