从代码always@（posedge CLK or negedge RST）可以看出。
A. RST是同步信号，下降沿有效
B. RST是同步信号，高电平有效
C. RST是异步信号，低电平有效
D. RST是异步信号，下降沿有效
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若欲将仿真信号的数据显示格式设置为16进制，应选择属性为。
A. Octal
B. Fractional
C. Hexadecimal
D. Unsigned Decimal
错误提示：Error (12007): Top-level design entity "CNT4b" is undefined可能是以下哪种错误？
A. 未设置顶层实体
B. 变量CNT4b未定义
C. 顶层实体模块未定义
D. 变量类型定义错误
下列代码含义为。“input clk /*synthesis chip_pin= “G21””
A. 设置时钟变量
B. 将时钟信号的引脚锁定到G21
C. 同步clk引脚到G21
D. 定义变量clk
下列代码含义为 。（*synthesis，keep*） wire i；
A. 综合优化变量i
B. 为变量i定义引脚锁定
C. 规定变量i为测试端口，需要保留
D. 定义变量i为net类型
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