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Verilog 语言规定了逻辑电路中信号的4种状态,分别是0,1,X和Z,其中0表示低电平状态,1表示高电平状态,X表示,Z表示 。

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连续赋值语句用于给wire型变量赋值,wire型变量如果不赋值,默认值为z。

A. 对
B. 错

将信号进行N分频时(N为奇数),上升沿进行奇分频,下降沿也进行奇分频,最后将两个信号相或得到分频信号。

A. 对
B. 错

对信号进行N分频(N为偶数时),输出信号在N/2时进行翻转。

A. 对
B. 错

任意分频器不可以调节输出信号的占空比。

A. 对
B. 错

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