超星 - 4.4测试 - 查题吧

多选题

在上升沿敏感的always结构中读取非阻塞reg变量，读到的是：

A. 上升沿到来之后的数值
B. 上升沿到来之前的数值
C. 原先的状态
D. 不确定

多选题

Always @ ( posedge clk) beginIf(out<9) out<=out+1;end将完成什么功能？

A. BCD码计数
B. 0-9间循环计数
C. 加法计数到8
D. 加法计数到9

多选题

always @(posedge clk or negedge clr) beginif(!clr) out<=0;else if(out<9) out<=out+1;else out<=0;end这个clr是：

A. 同步清零
B. 异步清零
C. 同步异步清零
D. 停止计数功能

多选题

下列哪些是合法标识符？

A. _R1_D2
B. R56_68
C. 34net
D. n@263

多选题

下列哪些是Verilog HDL的关键字？

A. assign
B. if
C. always
D. CASE

判断题

#define 是verilog的编译指令

A. 对
B. 错

判断题

5'H0FFF 与5'H1F 相等

A. 对
B. 错

判断题

3'b1001_0011与3'b011 不等

A. 对
B. 错

判断题

下列语句正确否？wire a,b,c,d;assign d=a&b;assign d=a|c;

A. 对
B. 错

判断题

module test(input a,b,c,output wand d);assign d=a&b;assign d=a|c;endmodule没有语法错误。

A. 对
B. 错

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