A. 结构化设计类似于创建电路图,通过对电路层次和组成结构进行描述来建模 B. 和C语音赋值功能相同 C. 类似C语言调用函数的方式 D. 将现有的电路单元或模块作为“元件”来调用(例化)和连接,并使用线网连接各部分来构成一个模块的结构。
A. 端口模式有两种:input、output。 B. 端口模式有三种:input、output和inout。 C. input:输入端口,定义的通道单向只读,信息只能由此端口输入。 D. output:输出端口,定义的通道单向输出(写),信息只能由此端口输出。 E. inout:双向端口,定义的通道输入输出双向端口,信息既能从此端口输入。也能从此端口输出,即可读也可写。
A. 异步控制信号形成时,不需要在敏感信号表中给出对应描述,如posedge B或negedge B;但在always过程中必须明示控制信号的逻辑行为。 B. 异步控制信号形成时,除了在敏感信号表中给出对应描述,如posedge B或negedge B;在always过程中必须明示控制信号的逻辑行为。 C. 同步控制信号如何形成时,可以出现在敏感信号表中，并直接在always过程中必须明示控制信号的逻辑行为。 D. 同步控制信号如何形成时,不允许以任何形式出现在敏感信号表中，需要直接在always过程中必须明示控制信号的逻辑行为。
A. 分为控制器和数据流2个部分 B. 通常采用RTL设计方法描述 C. 通常采用行为级设计方法描述 D. 分为控制器、数据流和接口3个部分
A. 含义：寄存器传输级设计(描述) B. 含义：寄存器测试级设计(描述) C. 通常要描述各级寄存器(时序电路)的信号传输方式。 D. 通常要描述各级寄存器(时序电路)以及寄存器之间的信号传输方式(组合电路)。 E. RTL代码需要“画”出输入输出端口,各级寄存器时序的连接。 F. RTL代码需要“画”出输入输出端口,各级寄存器时序,寄存器之间的组合逻辑和三者之间的连接。
A. 用高层次的语法来描述一个设计 B. 根据系统的带宽、时序指标等性能要求将整个设计分解成数个小模块 C. 用总线将小模块互联起来 D. 描述和实现这些小模块的设计方法
A. 功能定义和模块划分 B. 接口定义 C. 设计时钟域、考虑关键路径 D. 自顶而下设计 E. FSM（有限状态机）设计、时序设计、组合逻辑设计
A. 行为级:部分不可综合。RTL级:可综合。 B. RTL设计和行为级设计处于设计的不同阶段。 C. 行为级:基于算法的高层次抽象描述;较多采用直接赋值的形式,看不出数据流的实际处理过程。RTL级:从寄存器角度,把数据的处理过程表达出来。 D. 行为级:关注算法,加快仿真速度,常用于仿真验证。RTL级:设计可综合代码。
A. 如果过程有多个路径,所有路径都要给输出; B. 过程中使用的所有输出都必须在敏感信号列表中; C. 过程中使用的所有输入都必须在敏感信号列表中; D. 状态控制中所有输入都必须覆盖到。
A. 有目的地在所有关键链路上的组合逻辑之间插入寄存器 B. 有目的的在部分链路上的组合逻辑之间插入寄存器 C. 缩短关键链路延时 D. 提高时钟频率 E. 增加了延时的级数
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