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在verilog中，下列语句哪个不是分支语句？（ D ）

A. if-else
B. case
C. casez
D. repeat

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在verilog语言中整型数据与（ C ）位寄存器数据在实际意义上是相同的。

A. 8
B. 16
C. 32
D. 64

在执行Quartus Ⅱ的（）命令，可以精确分析设计电路输入与输出波形间的延时量。

A. Create default symbol
B. Simulator
Compiler
D. Timing Analyzer

在Verilog HDL中，用语句（）表示clock的下降沿。

A. posedge clock
B. negedge clock
C. clock==1’b0
D. clock==1’b1

QuartusII中编译Verilog源程序时要求（）。

A. 文件名和实体可不同名
B. 文件名和实体名无关
C. 文件名和实体名要相同
D. 不确定