时钟周期为T,触发器D1的寄存器到输出时间最大为T1max,最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问,触发器D2的建立时间T3setup和保持时间T3hold应满足( )。
A. T3setup>T+T2max, T3hold>T1min+T2min
B. T3setup>T2max+T1max, T3hold>T1max+T2min
C. T3setup>T+T1max+T2max, T3hold>T+T2min
D. T3setup>T+T1max, T3hold>T1min+T2min
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Mealy状态机其特点是( )。
A. 状态数较少
B. 描述简单
C. 隔离输入输出
D. 关联输入输出
哪一个器件可以替代“与”-“或”阵列中的“与”阵列?( )
A. ROM
B. RAM
C. 编码器
D. 译码器
当FPGA外部电容为300pF加3.6V电压时,输入上升沿过渡时间变化一般可以估计为( )。
A. –ln(0.1)*50*300*10-12
B. –ln(0.1)*50*300*10-9
C. –ln(0.1)*300*10-12
D. –ln(0.9)*50*300*10-12
E. –ln(0.9)*300*10-12
F. –ln(0.9)*50*300*10-9
Verilog中高电平同步复位上升沿触发器常用描述方式为( )。
A. @(posedge clk, posedge rst)
B. @(posedge clk)
C. @(negedge clk, rst)
D. @(posedge clk, negedge rst)
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