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设计同步时序逻辑电路时，若有6个状态，至少需要选用( )个触发器。

A. 1
B. 2
C. 3
D. 4

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同步时序电路与异步时序电路比较，同步时序电路（）。

A. 没有触发器
B. 没有稳定状态
C. 输出只与内部状态有关
D. 具有统一的时钟脉冲

已知有一个4位二进制递增计数器，具有同步预置端Preset、异步清零端Clear和进位输出Co，现在欲设计一个计数状态从0到8的九进制计数器，请问正确的是（）。

A. 采用反馈置数法，从状态9反馈
B. 采用反馈清零法，从状态9反馈
C. 采用反馈清零法，从状态8反馈
D. 采用反馈置数法，用进位输出Co反馈

在Verilog HDL中，假设时钟信号是Clock，描述该时钟上升沿的正确方式是（）。

A. posedge Clock
B. negedge Clock
C. posedge clock
D. negedge clock

在Verilog HDL中，非阻塞赋值的运算符是（）。

A. =
B. :=
C. <=
D. ==