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HDL（Hardware Description Language）：，是一种以文本形式描述数字电路和数字系统的语言，是指对硬件电路进行行为描述、寄存器传输描述或者结构化描述的一种新兴语言。

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FPGA（Field Programmable Gate Array）：，它采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA利用小型查找表（16×1RAM）来实现组合逻辑。

CPLD（Complex Programmable Logic Device）：, 主要是由可编程逻辑宏单元(MC，Macro Cell)围绕中心的可编程互连矩阵单元组成。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。

reg:是寄存器数据类型的关键字，其表示一个抽象的数据存储单元。reg只能在和always中赋值。而reg在过程赋值语句中使用。reg型数据常用来表示always模块内的指定信号，代表触发器。通常在设计中要由always模块通过使用行为描述语句来表达逻辑关系。在always块内被赋值的每一个信号都必须定义为reg型。

wire:是最常用的型变量。wire表示直通，即只要输入有变化，输出马上无条件地反映。wire使用在连续赋值语句中,即以assign关键字指定的组合逻辑信号。Verilog程序模块中输入、输出信号类型默认为wire型。wire型的变量综合出来一般是一根导线。