题目内容

wire:是最常用的型变量。wire表示直通，即只要输入有变化，输出马上无条件地反映。wire使用在连续赋值语句中,即以assign关键字指定的组合逻辑信号。Verilog程序模块中输入、输出信号类型默认为wire型。wire型的变量综合出来一般是一根导线。

查看答案

搜索结果不匹配？点我反馈

更多问题

FSM（Finite State Machine）:。是由寄存器组和组合逻辑构成的硬件时序电路。是用来记录电路当前状态的一种电路结构。存储器记录电路当前状态，而组合逻辑用来根据当前状态和当前输入运算出电路的下一个状态。其分为两种：Meaiy机和Moore机。

模块：是Verilog HDL设计中的一个基本组成单元。一个模块通常就是一个。一个模块的代码主要由下面几个部分构成：模块名定义、端口描述和内部功能逻辑描述。模块名必须是唯一的。

阻塞赋值：用“”作为赋值符。阻塞语句按顺序执行，在下一条语句执行之前，上一条赋值语句必须执行完毕。组合电路中用的是阻塞赋值。

非阻塞赋值：用“”作为赋值符。非阻塞赋值语句不会阻塞同一个块语句中的其他语句的执行。时序电路中用的是非阻塞赋值。