题目内容

模块内容是嵌在module 和endmodule两个语句之间。

A. 对
B. 错

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每个模块首先要进行端口定义，并说明输入和输出口（input、output或inout），然后对模块的功能进行定义。

A. 对
B. 错

除了endmodule等少数语句外，每个语句的最后必须有分号。

A. 对
B. 错

可用 /……/ 和 //……对Verilog程序作注释。

A. 对
B. 错

assign语句只能用于组合逻辑的赋值，称为持续赋值方式。

A. 对
B. 错