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Verilog HDL是一种描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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assign语句多用于组合逻辑的赋值，称为赋值方式。

EDA(Electronic Design Automation)：电子设计自动化，是从（CAD）、（CAM）、计算机辅助测试（CAT）和（CAE）的概念发展而来的。EDA技术是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。

HDL（Hardware Description Language）：，是一种以文本形式描述数字电路和数字系统的语言，是指对硬件电路进行行为描述、寄存器传输描述或者结构化描述的一种新兴语言。

FPGA（Field Programmable Gate Array）：，它采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA利用小型查找表（16×1RAM）来实现组合逻辑。