题目内容

关于如下描述，正确的说法是。（）

A. ways @(a or b or c or d);
B. gin
C. t=(a&b&c)|(d&e);
D. d
E. 这种描述是错误的。
F. 该电路不可综合。
G. 该电路可以综合，但生成的不是纯组合逻辑。
H. 以上说法都不对。

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Verilog对于时序模块的描述特点，凡是边沿触发性质的时序元件必须使用时钟边沿敏感表述，以下关于表述正确的是。()

A. negedge CLK
B. NEGEDGE CLK
C. negedge CLK or RESET
D. 以上都不对

若a=4b’1011，b=4’b0011，那么 a|b= ________。（）

A. 1b’1
B. 1b’0
C. 4b’1011
D. 4b’0011

在Verilog中，下列哪个循环语句不可综合？（）

A. forever
B. while
C. repeat
D. for

下列Verilog语句正确的是（）

A. wire[7..0] DATA；
B. assign y<=a&b；
C. input reg d_in；
D. reg [7：0] q；