output [3:0] Tx ,定义Tx是一个4位的变量，若将其第2位置1，则代码为
A. assign Tx=1<<2;
B. assign Tx[2]=1;
C. assign Tx|=1<<2;
D. assign Tx=2;
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下列关于verilog 语句正确的是
A. module x(a,b,c,d)input a,b;output c,d;assign c=a&b;assign d=a|b;endmodule
B. module x(a,b,c,d){input a,b;output c,d;assign c=a&b;assign d=a|b;}
C. module x(a,b,c,d);input a,b;output c,d;assign c=a&b;assign d=a|b;endmodule
D. module x(a,b,c,d);input a,b;output c,d;c=a&b;d=a|b;endmodule
下列VERILOG 语句无误的是：
A. module x(input a,b,output c,d);assign c=a&b;assign d=a|b;endmodule
B. module x(input a,input b,output c,output d);assign c=a&b;assign d=a|b;endmodule
C. module x(a,b,c,d);input a,b;output c,d;assign c=d;assign a=b;endmodule
D. module x(a,b,c,d);input a,b;output c,d;assign c=a&b; assign d=a|b;endmodule
将下两条语句位置调换，对结果不会有影响。 assign tmp = in1 & in2;assign out = ~tmp;
A. 对
B. 错
一段VERILOG代码，需要多次使用，则可将其单写为一个子模块，然后多次调用(实例化)，这样可以节省消耗的硬件资源
A. 对
B. 错
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