在Verilog中，下列语句哪个不是分支语句？（）
A. if...else
B. case
C. casez
D. repeat
查看答案
下列关于Verilog HDL语言的描述中，不正确的选项是（）。
A. Verilog HDL可实现并行计算，C语言知识串行计算；
B. Verilog HDL语言可以描述电路结构，C语言仅仅描述算法；
C. Verilog HDL语言源于C语言，包括它的逻辑和延迟；
D. Verilog HDL可以编写测试向量进行仿真和测试。
关于过程块以及过程赋值语句的描述中，下列正确的是（）。
A. 在过程赋值语句中表达式左边的信号一定是寄存器类型；
B. 过程块中的语句一定是可综合的；
C. 在过程块中，使用过程赋值语句给wire赋值不会产生错误；
D. 过程赋值语句以关键词assign为先导
时钟周期计算方法：T=1/F；T为周期，F为时钟频率，2Hz的时钟脉冲对应的周期为：
A. 1s
B. 2s
C. 0.5s
D. 0.1s
若基准时钟CLK为24MHz，为了产生1Hz的时钟脉冲，我们使用一个寄存器对基准时钟脉冲CLK进行计数，计数器每一个时钟周期即1/（24×1000×1000）s计数一次，当计数器计数到十进制数（）时，则刚好为0.5s。
A. 12000000
B. 24000000
C. 6000000
D. 3000000
微信支付 
支付宝支付